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VHDL
- (1)用VHDL语言编写程序,在EDA实验板上实现 (2)能正常计时。显示模式分为两种,即24小时制和12小时制。其中12小时制须显示上,下午(用指示灯显示)。时,分,秒都要显示。 (3). 手动校准电路。用一个功能选择按钮选择较时,分功能,用另一个按钮调校对应的时和分的数值。 用VHDL语言编写程序,在EDA实验板上实现 (4) 整点报时。 (5). 闹钟功能。 (6).秒表功能。-(1) using VHDL language program, in the EDA
VHDL(sin)
- 基于ROM的正弦波发生器的设计 一.实验目的 1. 学习VHDL的综合设计应用 2. 学习基于ROM的正弦波发生器的设计 二.实验内容 设计基于ROM的正弦波发生器,对其编译,仿真。 具体要求: 1.正弦发生器由波形数据存储模块(ROM),波形发生器控制模块及锁存模块组成 2.波形数据存储模块(ROM)定制数据宽度为8,地址宽度为6,可存储 64点正弦波形数据,用MATLAB求出波形数据。 3.将50MHz作为输入时钟。 -ROM-based
vhdl_code_files
- contains some self generated vhdl files. it includes a clock generator, CRc generator, pulse generator etc.
FPGA-clock
- 基于VHDL的时钟设计(de2开发平台),内含源代码,各模块的时序仿真图,结构原理图,以及完成报告。供大家参考学习。-VHDL-based clock design (de2 development platform), contains the source code, simulation charts of each module, structure diagram, and the mission report. For reference study.
vhdl-clock-out-nodelay
- output an FPGA internal clock signal on an output port without additional routing delay
clock
- vhdl实现的电子钟程序,包括闪烁,修改,复位等功能-vhdl clock implementation procedures, including flash, modify, reset functions
5b6b
- 5B6B码是光纤数字通信系统中使用比较广泛的一种线路码型! 数据经过5B6B编码和并串转换后在光纤上传输,串行码序列中连续的比特0或比特1的长度不超过5,数据在0和1之间变换的密度很高,并具有直流平衡的特性,有利于接收电路和时钟恢复电路的设计。-5B6B code is used in fiber optic digital communication systems a more extensive line pattern! Data are 5B6B encoding and conver
clock
- 用VHDL编写的电子钟,可以显示时间,调节时,分,秒;有整点报时功能。-Prepared using VHDL clock can display time, adjust hours, minutes, seconds a whole hour.
clock
- 用vhdl做的数字时钟,里面含有很详细的报告哦!-Vhdl do with digital clock, which contains a very detailed report on the Oh!
CLOCK-ON-ALTERA-DEV-NOARD-RONTEX
- 这是我上电子线路设计课程时自己写的数字钟设计的整个工程.网上下载安装quartus II软件后双击clock.sof打开调试.若软件说没有权限,请删除db文件夹后再试. 文件夹中附带我的实验报告,其中详细讲解了我的设计思路\软件架构\可能出现的问题等等. 调试步骤就不讲了,管脚分配请网友自行完成. 开发板 Altera Cyclone II EP2C35F672C6 软件平台 Quartus II 语言 verilogHDL-These are all the project
clock
- vhdl 数字钟工程文件夹 解压就可以用 quartus ii工程文件 -vhdl digital clock project folder can be used to extract the project file quartus ii
VHDL
- 时钟发生器用于生成不同的时钟信号clock、clk2、fetch与alu_clk,产生的时钟信号clk送往寄存器与状态控制器,时钟信号clk2送往数据控制器与状态控制器,信号fetch送往数据控制器与地址多路器,信号alu_clk送往算术逻辑单元。-Clock generator to generate different clock signals clock, clk2, fetch and alu_clk, generated clock signal sent to register w
digital-clock-design
- VHDL语言编写的数字时钟设计程序,含源代码和波形仿真,还有顶层电路设计。-The VHDL language of the digital clock design procedures, including source code and the waveform simulation, but also the circuit design.
vhdl-clock
- 采用VHDL编写的时钟程序,内嵌呼吸灯程序-Write clock program using VHDL, embedded breathing light program
vhdl-digital
- VHD L数字钟 设计源码 包括 设计思想 设计模块 -VHD L source, including digital clock design design design module
clock
- 利用quartusII vhdl做成时钟-Made use of quartusII vhdl clock
74HC595-lattice-clock
- 74HC595点阵时钟:使用74HC595芯片控制的16*16点阵时钟,流动显示时分秒,单片机:STC12C5A60S2-74HC595 lattice clock: using 74HC595 chip control 16* 16 dot matrix clock, mobile display minutes and seconds, the microcontroller: STC12C5A60S2
vhdl
- VHDL 电子时钟程序!能实现简单的计时功能-VHDL clock
Clock
- VHDL编写,实现时钟功能,八段数码管显示,采用结构描述方式-In VHDL, clock function, eight out digital display, the use of structural descr iption
clock
- vhdl 时钟,仿真+语句,实现简单,模块化设计-VHDL clock